verilog2vhdl

verilog2vhdl je nástroj, který byl vyvinut pro ty, kteří chtějí převést existující Verilog designu do VHDL. & Nbsp; generovaný VHDL nemusí fungovat jako je a mohou vyžadovat určité manuální korekce pro zajištění VHDL typ dat odpovídající. Tento byl vyvinut v jazyce Java (1.6.x), tak, aby se nezávislý na platformě a dodáván jako spustitelný JAR souboru. Klikněte zde pro stažení zdarma překladatel pro platformu Linux a zde si jej stáhnout pro Windows.
Použití:
verilog2vhdl -v simple_and.v -Top simple_and_top odhlášení simple_and.vhd
OR
java-jar $ EDAUTILS_ROOT / lib / verilog2vhdl.jar -in simple_and.v -Top simple_and odhlášení output.vhd
Existují i ​​jiné přepínače, jako -only_entity k vytvoření jen subjekt correspomding na zadaný vrchol. Stejně tak je zde -only_component vytvořit prohlášení složky odpovídající zadané modulu

Požadavky na :.

• Java 2 Standard Edition Runtime Environment